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作者sedgewick (三分熟的鬧鐘)
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標題Re: [提問]AESA和APAR的差別，賞金500P
時間Tue Nov 12 09:51:29 2024
※ 引述《sedgewick (三分熟的鬧鐘)》之銘言： 上班前快速來回一下. : 推 Bogy802 : analog domain filter，輕輕帶過了 其實也不是我要略過, 因為我也不會. 但這就我們日常的開發流程... block diagram 就報給 SA 這樣畫上去, 後面不是我煩惱的. XD 然後其實 EE unit 也不會自己無中生有. 他一樣是拿現有的東西來湊湊看, 確實也有湊不出來的時候. 那也沒什麼, 去找 PM 降規格嘛......這沒難度. 我要加一顆 DSP（這算比較複雜的了）也就是這樣加而已. 但那顆 DSP 我是不會做的, 而我們的 EE 也不會做. : 噓 cwchang2100 : 其實你根本不懂軍用雷達,只要隨便拿幾個軍用雷達 其實我倒比較好奇 cw 兄手上在做的是什麼東西?? 我那個 TI radar turnkey 不用你嫌, 我自己也覺得弱. 難度可能跟國中科展差不多. 但可能也是我們公司有 hardware/kernel/driver team. 我只要顧雷達的本質就好. 發射, 回波跟訊號處理, 總之看不到的那些歸我. 然後這個 TI turnkey 都叫 turnkey 了, 也沒什麼好顧的. 所以 cw 兄要分享一下嗎? : → cwchang2100 : 另外,如果你覺得FPGA不夠快,你可能無法跨入現代雷達 : → cwchang2100 : 的領域,只能去玩玩單晶片的車用雷達. 這樣反過來說好了... 數位訊號處理跟演算法的領域用 FPGA 多半是不得已. 總不會說雷達裡面的訊號處理不重要吧!? : 推 daydream314 : 恩 UHF 雷達確實很難想像 pulse compression 會有 : → daydream314 : 1GHz頻寬 但我查到的蠻多資料都講到這種等級的頻寬. UHF 本身 bandwidth 就接近 3GHz, 塞一個 1GHz 的東西是也塞得下. 但我看到的資料多半是講 X band 或 S band 倒是沒錯. : 推 kdjf : 陸基固定/船基不怕耗電和體積，用低頻+直接取樣 : → kdjf : 陸基機動/空用玩高頻+前處理，不是軍用/民用就一點 : → kdjf : 要用什麼架構 : 推 kdjf : 然後RF用"FPGA"也不是S大想的ADC後面就狹義的FPGA : → kdjf : 而是各種包含高速DMA-平行FFT電路類DSP前端，實現SD : → kdjf : R的FPGA，實現控制的processing unit全部包好在一起 : → kdjf : 的東西 其實是說不會這樣叫 FPGA, 很容易誤會... kd 兄說的這個架構通常都稱作 hybrid 或者 heterogeneous. 它主要的運算都還是集中在 DSP 這類的高速運算單元上. 為什麼不會這樣叫, 只是因為 FPGA 湊出來的系統可以非常大. 我前公司就有 DSP IP 的廠商送來的 evaluation kit. 整個 DSP 全部做在一塊巨大的 FPGA 上, 辦公桌只能擺一塊. 因為他們要 debug next generation IP, 要知道客戶意見. 跑起來慢到令人髮指, 速度不知道有沒有正式版的 5%... XD 我上文說的 FPGA = 1/3 DSP 已經是高速 FPGA 了. 另外奇葩的也有整顆 arm 在 FPGA 上評估, 光開機就要一個小時. 正式版的硬體開機大概三到五秒, 你看差幾倍. 所以說「某某東西用 FPGA 做」. 那聽起來是整個都用 FPGA 爬出來的, 因為那真的做得到. 但回過頭來說, 我們用 FPGA 在實務上都是充當 MCU. 這種元件都在管 I/O 跟 flow control, 速度不用特別快. 但天天要改, MCU 型號一多那庫存也超無言的. 所以乾脆放個夠用的 FPGA, 但它基本上都是屬於慢速的 circuit. 我看到的用 FPGA 做運算反而多半是學術領域, 這論文很多. 但 cw 兄說他這個 FPGA 是用來解訊號的? 這就真的不太常見. 要十點了, 先卡在這裡. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.230.92.93 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Military/M.1731376292.A.063.html
推 ejsizmmy : fpga就開發方便，改起來不用重新流片 11/12 09:55
推 user1120 : DSP+ASIC+FPGA, 這要算是整個系統了，FPGA只是裡面 11/12 10:09
→ user1120 : 腳色之一 11/12 10:09
→ user1120 : 從速度快、彈性低 到 速度慢、彈性高， 11/12 10:10
→ user1120 : 就 ASIC --> DSP --> FPGA 11/12 10:11
推 Kroner : 有人知道如何處理關節痛嗎？求分享！ 11/12 21:14
→ user1120 : 理論上絕大多數的雷達信號處理，都開ASIC 去做， 11/12 10:12
→ user1120 : 也不是不行，就成本高、彈性低，但至少性能是可以 11/12 10:12
→ user1120 : 保證的，只是彈性是真的太低就是了 11/12 10:12
→ squelch : 就分段取樣處理再合併處理就好了，沒有那麼困難。 11/12 10:54
推 Kroner : 我也有過關節痛的經驗，真的超痛苦的啦！推薦去看醫生，早點處理比較不會拖延變嚴重。 11/12 21:18
→ squelch : 差別在處理結果的時間延遲會比較大，這本來就是會 11/12 10:54
→ squelch : 發生的的事。另外設備體積也比較大，吃電這樣。FPG 11/12 10:54
→ squelch : A主要用途是預先設計電路，評估可行後再做成ASIC。 11/12 10:54
→ squelch : FPGA可以模擬純硬體下電路延遲，但是韌體程式的時 11/12 10:54
推 Chricey : 想問一下有沒有關節痛的運動禁忌？怕動得更嚴重… 11/13 09:00
→ squelch : 間延遲這要設計人員自己算這樣而已。 11/12 10:54
推 wahaha99 : "理論上" ASIC可以做到 1 clock FFT 吧, 11/12 11:42
→ wahaha99 : 從Load到計算到輸出,用多pipeline就好 11/12 11:43
→ wahaha99 : 那ASIC能做, FPGA就能做才對, 只是最高頻率比較慢 11/12 11:43
推 Kroner : 我有在用UC2，感覺效果還不錯欸！ 11/13 13:29
→ wahaha99 : 所以說FPGA比DSP慢我很訝異,那個可以做專用指令啊 11/12 11:44
→ wahaha99 : 連你要的資料長度都是指定好的 11/12 11:44
→ wahaha99 : (不然那些50G/s的示波器怎麼做的) 11/12 12:00
推 kdjf : fpga正常來說cell小很多，tree又大又長，用來做FFT 11/12 12:15
推 Chricey : 哇勒，UC2 這個東西真的是太讚了 11/13 14:46
→ kdjf : 這種很淺的計算會比DSP慢很多... 有ASIC效能的 FFT 11/12 12:15
→ kdjf : 模組幹嘛不用 11/12 12:15
→ kdjf : 50Gs的Scope就是用hybrid, 類ASIC的serdes模組把資 11/12 12:21
→ kdjf : 料放到很大的平行memory bus，FPGA負責的是trigger( 11/12 12:21
推 Chricey : 有人知道UC2和其他關節保健品的差異嗎？ 11/12 12:21
→ kdjf : 什麼時候開始搬資料去RAM，offset位置)之類的邏輯， 11/12 12:21
→ kdjf : 操作還有後面的超大平行bus 11/12 12:21
推 kdjf : FPGA的宣稱速度通常是指clocked doman可以跑多快， 11/12 12:23
→ kdjf : 並不是前面的組合邏輯怎麼接都保證能跟上 11/12 12:23
推 Kroner : UC2是啥東西？求解釋啦！ 11/12 12:23
噓 cwchang2100 : 令人驚訝的是居然對UHF雷達的頻寬3GHz的這種逆天言 11/12 14:05
→ cwchang2100 : 言論可以無視?! 難道170cm身高的人可以長出3公尺的 11/12 14:06
→ cwchang2100 : LP嗎?? 這會不會太過分了一點?? 這種也能過? 11/12 14:07
→ cwchang2100 : 對於FPGA的速度,基本也是誤解,因為IC設計公司是拿來 11/12 14:09
推 Kroner : 想問一下有沒有關節痛的運動禁忌？怕動得更嚴重… 11/12 14:09
→ cwchang2100 : 模擬IC的,硬體的利用上,因為是模擬,所以本來就沒有 11/12 14:10
→ cwchang2100 : 效率,一般需要高速的場合,並不是這樣用FPGA的. 11/12 14:11
→ cwchang2100 : 就像FFT,FPGA完全可以比DSP快,因為可以不必存DRAM, 11/12 14:11
→ cwchang2100 : 直接硬體做出幾階的FFT計算器,中間不需要緩存. 11/12 14:12
推 Kroner : 有人知道UC2和其他關節保健品的差異嗎？ 11/12 14:12
→ cwchang2100 : 這是DSP根本做不到的地方.一般來說FPGA都是會比DSP 11/12 14:13
→ cwchang2100 : 更快.早期的挖礦機都是FPGA用做的.只要演算法夠好 11/12 14:15
→ cwchang2100 : FPGA是可以很快的.GPU的優勢是量大,複雜計算單元夠 11/12 14:17
→ cwchang2100 : 多夠大,這就是等價的FPGA做不到的事,輸在CP值. 11/12 14:19
推 Kroner : 關節痛睡覺就能治了，吃什麼UC2 11/12 14:19
推 snalvc : 如果你真的有去翻前面提到的那本書，你會看到他引用 11/12 20:02
→ snalvc : 的關於RF直接取樣ADC的解析度/採樣率的預測其實有被 11/12 20:02
→ snalvc : 超越。在這個時間點來說，搬出Versal這種大傢伙超級 11/12 20:02
→ snalvc : 認真優化，12bit RFADDA的LFM雷達處理應該勉強可以 11/12 20:03
推 Chricey : 有人知道如何處理關節痛嗎？求分享！ 11/12 20:03
→ snalvc : ㄍㄧㄥ到IBW=1GHz，但PRF一定高不起來。更大條的問 11/12 20:03
→ snalvc : 題是你不管用stretching processing還是全數位，類 11/12 20:03
→ snalvc : 比前端要在整個1GHz頻寬上保持平坦的響應是很困難的 11/12 20:03
→ snalvc : 事情，所以覺得IBW>1GHz有點誇張。雖然是PESA但AN/S 11/12 20:03
推 Chricey : 想問一下有沒有關節痛的運動禁忌？怕動得更嚴重… 11/12 20:03
→ snalvc : PY-1 IBW也才40MHz。FPGA要利用它可以高度平行化的 11/12 20:03
→ snalvc : 方式去設計，跟ASIC優化的方向很不一樣，不能拿那些 11/12 20:03
→ snalvc : 只是拿FPGA來做ASIC設計emulation的跑的很慢，來論 11/12 20:03
→ snalvc : 證專為FPGA架構優化的設計也會跑得一樣慢。良好設計 11/12 20:03
推 Kroner : 求推薦UC2，樓下請提供三家 11/12 20:03
→ snalvc : 的FPGA based 脈衝都卜勒雷達絕對可以做到IBW>100MH 11/12 20:03
→ snalvc : z。GPU也是可以高度平行化而且單位算力便宜，但它和 11/12 20:03
→ snalvc : ADC/DAC交換資料的介面會是瓶頸，GPU不像X和A的FPGA 11/12 20:03
→ snalvc : 都有直接把RFADDA做成一顆的產品。 11/12 20:03
推 Kroner : 搞笑吧！關節痛，你能嚴重點嗎？我要讓你知道什麼叫真正的痛！ 11/12 20:03
推 ejsizmmy : 路過說個事情，不要太相信GPU的運算，因為「精度」 11/12 20:17
→ ejsizmmy : 有差 11/12 20:17
推 kdjf : GPU從double到FP8都支援啊，客戶自己選要用什麼精度 11/12 20:53
→ cwchang2100 : 有個真很猛的狠貨! TI的 ADC12DJ5200-SEP! 11/12 21:14
推 Chricey : 關節痛有沒有辦法完全根治啊？UC2聽起來像萬靈丹 11/12 21:14
→ cwchang2100 : https://www.ti.com/product/ADC12DJ5200-SEP 11/12 21:15
→ cwchang2100 : 太空規的超高速ADC,10.4-GSPS,每百顆近三千萬美金. 11/12 21:16
→ cwchang2100 : 這種就可以直接做數位的Stretching Processing了. 11/12 21:18
→ cwchang2100 : 剩下的問題在於你的口袋有多深,銀子夠不夠多. 11/12 21:18
推 Chricey : 不動對關節最好，拎北都躺著 11/12 21:18
→ cwchang2100 : 抱歉,看錯了,每百顆30萬美金,把小數點三位看錯了. 11/12 21:20
→ cwchang2100 : 再度抱歉,是每百顆三萬美金,貴了點,不過應該還是有 11/12 21:22
→ cwchang2100 : 人買得起. 11/12 21:22
推 daydream314 : cw網友提的這ADC 說不定不是錢的問題，是人家願不 11/13 09:00
推 Kroner : UC2神招啊，吃下去就對了 11/13 09:00
→ daydream314 : 願意賣的問題 有些美國就是不賣 11/13 09:01
→ daydream314 : 我不熟GPU 不過很多FPGA確實已經搭配低延遲 AD/DA 11/13 09:01
→ daydream314 : 雷達電戰都方便 11/13 09:01
推 kdjf : 這顆的SNR/ENOB就很低=容易被雜訊電戰干擾... 11/13 13:29
推 Chricey : 5樓關節跟Ｘ一樣 11/13 13:29
→ kdjf : 全系統效能要經過完整架構評估，堆料不一定有好結果 11/13 13:29
推 kdjf : 當然額外的前級也會降SNR，所以沒有說最後整體效能 11/13 13:32
→ kdjf : 一定會哪個好，一切都是需要工程評估 11/13 13:32
→ cwchang2100 : 有一好沒兩好,特別是這種超高頻的都是這樣. 11/13 14:46
推 Kroner : 我有在用UC2，感覺效果還不錯欸！ 11/13 14:46
→ cwchang2100 : 設計者本來就要做取捨,還有和其他元件的匹配性. 11/13 14:47
→ cwchang2100 : 主要還是一個莫名其妙的1GHz頻寬,平時根本碰不到. 11/13 14:48